设计一个单脉冲发生器。两个输入为x₁，x₂输出z，其中x₁为连续的脉冲信号，x₂为一

设计一个串行4位奇偶枚验电路，一组4位数码从X₁输入，输入到第4个数码时。字同步信号X₂=1，表示一个字（4位)输入结束，当4个数码中的"1"的个数为奇数时，输出Z=1，否则输出为0。

设计一个时序电路，它有两个输入X1和X0、一个输出Z0只有当X1;输入三个（或三个以上)1后，X0再输入一个1时，输出Z为1,而在同一时刻两个输入不同时为1,一旦Z=1,电路就回到原始状态。这里，X1输入三个1并不要求连续，只要其间没有X0=1插人即可。

用VHDL设计一个串行4位奇偶校验电路，一组4位数码从X₁输入，输入到第4个数码时，字同步信号X₂=1，表示一个字（4位)输入结束，当4个数码中的"1”的个数为奇数时，输出Z=1，否则输出为0。

考虑下面两个信号：令x1（z)和X1（z)分别代表x1[n]的单边和双边z变换，x2（z)和X2（z)分别代表x2[n]

考虑下面两个信号：

令x1(z)和X1(z)分别代表x1[n]的单边和双边z变换，x2(z)和X2(z)分别代表x2[n]的单边和双边z变换。

(a)取X1(z)X2(z)的双边z逆变换，求

g[n]=x1[n]*x2[n]。

(b)取x1(z)出x2(z)的单z逆变换.得到一个信号q[n]，n≥0.注意观察，当n≥0时q[n]和g[n]是不相同的。

设计一个单双脉冲发生电路，要求如下:当控制端M=0时，产生单脉冲序列，如F图（a)所示，其中脉冲宽

设计一个单双脉冲发生电路，要求如下:

当控制端M=0时，产生单脉冲序列，如F图(a)所示，其中脉冲宽度为1个时钟周期，间隔宽度为10个时钟周期，当控制蹦M=1时，产生双脉冲序确、如下图(b)所示其中脉冲宽度均为1个时钟周期，两个脉冲之间的间隔为1个时钟周期，每组脉冲之间的间隔宽度为10个时钟周期。

考虑一个信号y（t)，它与两个信号x1（t)和x2（t)的关系是y（t)=x1（t—2)*x2（-t+3)其中x1（t)=e-2

tu(t)且x2(t)=e^-3tu(t)

已知利用拉普拉斯变换性质，确定y(t)的拉普拉斯变换Y(s)。

制数DCBA的补码;而当输入为正数时，控制信号M=0，输出与输入相同，即Y₃Y₂Y₁Y₀=DCBA.请选用适当的中规模集成电路实现。可以附加必要的门电路，但电路应尽量简单。

设计一个101脉冲序列检测电路，X为输入，Z为输出，当检测到X连续输入101时Z=1,否则Z=0.X输入的101序列中最后一个1不可以当作下一个序列的第一个1，如X=01010110100，则Z=00000100.要求用米里（Mealy)型电路设计实现。