第1题
第2题
在图9-17所示逐次通近ADC电路中.名时钟频率为1MHz,输入的模拟电压为2.86V.试画出ADC输出v0的波形.
第4题
第5题
A.对于δ小于0情况,时钟偏差为负值降低了的抗竞争能力
B.当δ大于0时,时钟布线和数据通路方向一致,有利于时钟周期,却不利于保持时间
C.对于δ小于0情况,时钟布线和数据通路方向相反,不利于时钟周期,在一定程度上却有利于保持时间
D.时钟偏差具有改善电路性能的可能,电路可靠工作所要求的最小时钟周期随时钟偏差的增加而减小
第6题
第8题
第9题
钟信号CP的频率fc=10kHz,试问完成一次转换所需要的最长时间是多少?若已知计数器所计的数值N2=(369)10,基准电压UREF=±6V,则相应的输入模拟电压u1=?
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